2. Fórumok
  3. Lokál
  4. AMD CPU-k jövője - amit tudni vélünk
Legfrissebb anyagok
PROHARDVER! témák
Mobilarena témák
IT café témák
GAMEPOD témák

Hirdetés

!! SZERVERLEÁLLÁS, ADATVESZTÉS INFORMÁCIÓK !!

Új hozzászólás Aktív témák

  • #8626 Petykemano veterán paprobert #8624
    Új Válasz #8626
    Új hozzászólás
    Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra
    Privát üzenet küldése

    Petykemano

    veterán

    válasz paprobert #8624 üzenetére

    > Az Intel gyártástechnológiai hátránya leginkább abban mutatkozik meg,
    > hogy maximum terhelésen irdatlan magas a fogyasztás.

    Igen, de ez döntően a maximális MT terhelés folyamán mutatkozik meg. Játékokban tudtommal normálisnak mondható a fogyasztás.

    Azt gondolom, hogy ezt az Intel több kis mag hozzáadásával tudná megfelelően kezelni. +2 atom cluster biztosan kellően nagy mértékben emelné a MT teljesítményt és lehetne csökkenteni az órajelet 3-500MHz-cel.

    Bocsánat, nem szétoffolni akarom a topikot. Csak azért említettem meg, mert szerintem az Inteltől ebben a vonatkozásban ugyanazt a megoldást fogjuk látni, mint amit az AMD is csinál (ZenX+ZenXc) hogy külön lapkán fogja hozzácsatolni a 8 nagy maghoz a 2-4-8 (majd kiderül) atom clustert. Már csak azért is, mert az L3$-hez csatolt magok/clusterek száma nehezen skálázható tovább.
    Ha tippelnem kéne, akkor azt jósolnám, hogy az Intel hamarabb fog egy tile-on L4$-t adni a 8 nagy mag és a kismagok összekötésére.

    > Ennél sokkal jobbat chipletezéssel már nagyon nehéz elérni.

    Szerintem valamikor a közeljövőben el kell / el fogják engedni a SerDes-t és áttérnek horizontális csatolásra (SoIC_H) vagy hasonlóra (lásd Navi31)

    > A kérdés, hogy hogyan fog tudni szélesíteni az AMD a jövőben, hogy ne essen visssza a latency Zen1 szintre?

    Ha nem akarnak elindulni az M1 irányába, akkor én a megoldást a 3D packaging-ben látom.
    Azt gondolom, hogy ha az L3$-t sikerült 3x-os méretre emelni 5%-os késleltetés emelkedés mellett, akkor ugyanezt meg lehetne tenni az L1$ és L2$ esetében is. Persze elég valószínű, hogy ez nem lehet opcionális, mint most a v-cache.

    #8625 HSM
    Ez így van, de azért az Intel is küzd már pár éve a Foveros-szal és az EMIB-bel. Szerintem ott szúrták el, hogy azt gondolták, hogy ez egy egyszerű gyártástechnológiai trükk, és mindent is akartak egyszerre. De azért lassan csak meg kéne már érkezni!

Új hozzászólás Aktív témák