Új hozzászólás Aktív témák

• #430 TRitON aktív tag HSM #429

  Új Válasz 2018-10-23 12:08:33 #430

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  TRitON

  aktív tag

  válasz HSM #429 üzenetére

  Egyáltalán nem jártál messze. Az egyes CCX-ek az SDF Plane-en keresztül férnek hozzá a memóriához és egymás cache-ében lévő adatokhoz is. Ezért olyan nagy a memória késleltetés.
  Ha pedig chipek (IFOP), vagy tokok (IFIS) közti kommunikáció szükséges egy adat hozzáféréshez, ezt a késleltetést az interfész hossza és átviteli sebessége is befolyásolja.
  A magyarázat szerint az egész SDF Plane a DRAM frekvencián megy, aminek nagy előnye, hogy nem kellenek bonyolult FIFO-k a CCX-ek és az SDF plane, valamint az SDF és az IFOP/IFIS interfészek közé. Volt, aki felvetette, hogy legyen az IF aszinkron és járjon valamivel magasabb frekvencián, azonban az aszinkron működés egyrészt bonyolítaná a kommunikációt a részegységek között, másrészt biztosan növelné a késleltetést. Jim Keller jó munkát végzett, ennél jobb megoldás szerintem nincsen.

  A Zen 1 és Zen+ IPC növekedését ugye a különböző késleltetések drasztikus csökkentése (tehát az IF reszelése) okozta. Én az Zen2-nél is hasonlóra számítok: magasabb lehetséges DDR4 sebesség (3600+4000MT/s+), csökkenő cache késleltetések, csökkenő interface latency és csak minimális változtatások a processzor magokban. (Meg persze több mag/CCX, de az a jelenlegi helyzetben IPC csökkentő hatású.)

Új hozzászólás Aktív témák