Új hozzászólás Aktív témák

• #20415 wsanyi aktív tag Oliverda #20414

  Új Válasz 2017-10-05 11:14:16 #20415

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  wsanyi

  aktív tag

  válasz Oliverda #20414 üzenetére

  Kedves Oliverda!

  Szóval akkor hülyeséget írtam?

  Nézd csak:

  https://en.wikipedia.org/wiki/DDR4_SDRAM

  CAS Latency (CL)
  Clock cycles between sending a column address to the memory and the beginning of the data in response
  tRCD
  Clock cycles between row activate and reads/writes
  tRP
  Clock cycles between row precharge and activate
  DDR4-xxxx and PC4-xxxx both denote per-bit data transfer rate, the former for DDR chips and the latter for modules (assembled DIMMs). Module peak transfer rate is calculated by taking transfers per second and multiplying by eight. This is because DDR4 memory modules transfer data on a bus that is 64 data bits wide, and since a byte comprises 8 bits, this equates to 8 bytes of data per transfer.

  

  Áldás reád!

Új hozzászólás Aktív témák