Hirdetés

  2. Fórumok
  3. Lokál
  4. AMD CPU-k jövője - amit tudni vélünk

Hirdetés

!! SZERVERLEÁLLÁS, ADATVESZTÉS INFORMÁCIÓK !!
Talpon vagyunk, köszönjük a sok biztatást! Ha segíteni szeretnél, boldogan ajánljuk Előfizetéseinket!

Új hozzászólás Aktív témák

  • #4077 Petykemano veterán
    Új Válasz #4077
    Új hozzászólás
    Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra
    Privát üzenet küldése

    Petykemano

    veterán

    Azt mondják, az új Apple A14 GB5-ben eléri a Tiger lake ST pontját. ~1600

    Ha összehasonlítjuk az Apple A13-at és a zen2-t, akkor azt látjuk, hogy
    a A13-nak 4x akkora L1$ (128KB) és 8x akkora L2$ (4MB) áll rendelkezésre magonként. És nem mellesleg 6 ALU-ja van 4 helyett.

    Persze nyilván nem olyan egyszerű, hogy felnyomom a cache méreteket és röpköd az IPC emelkedés magától. De már önmagában érdekes, hogy hogy tud ennyi cache-t belepakolni.

    A zen2 512KB-os L2$-e 0.8mm2, vagyis 4MB-hoz 6.4mm2 kéne, míg a A13-ban 4MB L2$ csupán 1.92mm2.
    A zen2 16MB L3$-e 17mm2, miközben az A13 szintén 16MB-os System Level Cache csak 6.5mm2-es.
    Majdnem 3x annyi helyet foglal a zen2 cache, mint az A13-hoz!

    Nyilván a méret nem független a sűrűségtől és azt tudjuk, hogy az apple eléri a névleges 100Mtr/mm2 sűrűséget a TSMC 7nm-en.

    A sűrűség meg nyilván nem független attól, hogy milyen frekvenciát kell elérni.
    És eddig a zen esetében a magas frekvencia cél volt.

    Azon gondolkodtam el, hogy vajon az AMD és az Intel miért nem indul el ebbe az irányba?
    - lőjenek meg kisebb célfrekvenciát
    - az eleve alacsonyabb fogyasztással jár és kevesebb tranzisztorral (According to Abu: A vega esetén abu azt mondta, hogy a vega tranzisztortöbbletének nagy részét arra lőtték el, hogy magasabb frekvenciát tudjon elérni. Tehát elvileg a magas frekvenciának is lehet tranzisztorköltsége)
    - legyen sűrűbb a design, így több cache-t lehet belepakolni.

    Persze ahogy mondtam, nyilván nem ennyire egyszerű. De vajon arról lenne szó, hogy x86 esetén nem lehet megvalósítani, hogy holnaptól 3x annyi cache lesz és másfélszer több ALU, akkor mit és hogyan kell változtatni a mag többi részén, hogy kiaknázható is legyen?
    Az Apple megtalálta a szentgrált?

    Azért is érdekes kérdés ez, mert a szerver cpu-k nem nagyon mennek 3.5Ghz fölé amúgy se. Tehát ott az, hogy magas frekvencia elérésére képes a mag, ki sem használható.

Új hozzászólás Aktív témák