Hirdetés

  2. Fórumok
  3. Lokál
  4. AMD CPU-k jövője - amit tudni vélünk
Keresés

Új hozzászólás Aktív témák

  • #2705 Cifu félisten DraXoN #2702
    Új Válasz #2705
    Új hozzászólás
    Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra
    Privát üzenet küldése

    Cifu

    félisten

    LOGOUT blog

    válasz DraXoN #2702 üzenetére

    "Most se a cpu mag az ami sok helyet foglal chippen belül, hanem a cache, így "elfér a több mag", ha kap HBM-et a rendszer a cache növelését akkor meg el lehet halasztani."

    Pont ezt mondom, hogy a cache-t nem növelve is dupláznád a chiplet tranyószámát, miközben az 5nm nem fog fele akkora effektív terület-hatékonyságot hozni. Csak az marad, hogy csökkented akkor a cache mennyiségét.

    A Zen2 esetében a három cache:

    L1: 32kB és 4 cikluson belül elérhető
    L2: 512kB és 12 cikluson belül elérhető
    L3: 16MB és 40 cikluson belül elérhető

    Az L3 az I/O modulon van, és per CCX vonatkozik, tehát nem közös L3-at látnak a CCX-ek, hanem minden CCX-nek van egy 16MB-os L3 egysége az I/O modulon belül.

    Na most ebből könnyen kitalálható, hogy ha kevesebb cache-t akarsz adni a magoknak, hogy elférj a CCX-en, akkor az L1 és L2 cache-t tudod csökkenteni. Ez a Zen1 óta ennyi, szóval ha csökkented, akkor esélyesen bukni fog a teljesítmény. Ugye emlékszünk, hogy a Zen is első sorban szerverbe szánt chiplet, ami amúgy a desktopokra is jó, szóval neked figyelembe kell venni, hogy mivel jár ez. A szerverekben mutatott teljesítményben pedig sokat számít a cache méret.

    Szóval hiába lesz neked akár 4GB-os vagy 8GB-os L3 vagy L4 HBM alapú cache-ed, az esélyesen nem kevesebb, mint 80 cikluson belül lesz elérhető (erős tipp, de biztosan több, mint az I/O és a chiplet közötti elérés). Ezen javíthat, ha a HBM modulok az I/O chipre lesznek felstackelve, így könnyebben és gyorsabban elérné, mintha mellette lenne és interposeren keresztül csatlakozik csak. De nem tudja kiváltani a kisebb L1 és/vagy L2 okozta sebességvesztést. Egy szerverben (is) használt chipletnél ez nem fér bele, pont, hogy inkább növelni szokták a cache méretet...

    Ez a logika az, ami miatt kétlem, hogy az 5nm-en a 16 magvas chiplet esélyes. Még az SMT4 esetén is húzós lesz elférni nagyjából azonos alapterületen...

Új hozzászólás Aktív témák