Új hozzászólás Aktív témák

• #81305 fpeter84 senior tag Czo #81303

  Új Válasz 2022-02-08 01:08:29 #81305

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  fpeter84

  senior tag

  válasz Czo #81303 üzenetére

  most nézem a PLL doksiját, a 6-dik oldal táblázata írja le a hardveres órajel konfigokat - feltehetően ezen a lapon csak az FS0 és FS1 van jumperre vezetve, a többi fixen 1... szép, hogy akár még 166 és 200MHz-nél is vissza tudja osztani a PCI-t 133-ra... lehet érdemes volna megkeresni a PLL körül hogy vannak e felhúzó ellenállások az FS2, FS3, FS4 lábak körül, és ha igen akkor lekapni őket és azokat is jumperelhetővé tenni
  
  egyébként picit érdemes lenne utánaolvasni ennek a dolognak, hogy dos alól futó programmal hogyan lehetne elérni az smbus-on keresztül ezt a PLL-t - le van írva minden regisztere, némi energiát belefektetve lehetne írni egy progit ami mindenféle hardver nélkül tudja állítgatni az órajelet
  
  amti említesz, hogy ha pl 133-nak detektálja a procit akkor csak 133-tól, ha 100-nak akkor csak 100MHz-től felfelé engedi állítani, ez sajnos gyakori "fogyatékosság", de nem minden lap ilyen, hol hogyan írták meg a fejlesztők... van ahol vígan le lehet vinni BIOS beállításból is 66-ra a 133-as FSB-s procit - a TUV4X ilyen - illetve vannak lapok ahol jumpereléssel lehet beállítani a kiinduló FSB-t és ahhoz képest lehet felfelé állítgatni, de így lefelé is lehet vinni a procit ha úgy tetszik
  
  egyébként még ha a chipset tudná is nyújtani a PLL funkciót, lehet azért használnak külső PLL-t mert a belső nem elég rugalmas - jópár különböző órajelre van szüksége az alaplapnak és a különböző integrált perifériáknak, lehet nem képes mindet kiszolgálni a kezdetleges chipset-be integrált, ezért inkább külsővel fedték le az egészet

Új hozzászólás Aktív témák