Új hozzászólás Aktív témák

• #102 Abu85 HÁZIGAZDA Joachim21 #55

  Új Válasz 2011-01-30 18:10:16 #102

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Abu85

  HÁZIGAZDA

  válasz Joachim21 #55 üzenetére

  A TSMC a 32 nm-re a gate first-et csinálta, de azt eldobták. Maradt a 28 nm-re a gate last. 22 nm-jük nem is lesz, mert a 32 nm-ről nem tudnak lépni. Elő tudják venni a 45 nm-ert, de az miatt dobták a 32 nm-ert, vagyis képtelenek 22 nm-re lépni. Ez majd egy számottevő hátrány lesz, mert a TSMC az FD-SOI felé tekinget, ami sokkal bonyolultabb és költségesebb, mint a PD-SOI (amit a Common Platform használ). Nyilván meg lehet csinálni, de 20 nm-re szerintem még nem fogják implementálni. 20 nm alatt lesz a SOI hiánya számottevő hátrány, és 10 nm alatt lesz kezelhetetlen a PD-SOI lebegőtest effektusa. Ez egy keletkező töltés a félvezető és a szigetelő között, amire vannak tervek a Common Platformnál, hogy hasznosítsák információ tárolására. Persze az elméleti tényezők alapján 8 nm-en ez a töltés kezelhetetlenül nagy lesz, vagyis érdemes megszabadulni a jelenségtől. A gyártástechnológiában mindennek van pró és kontra oldala.
  A gate first nagyon hasonló a poliszilícium kapus eljáráshoz. A fémkapuk a gyártás elején kerülnek fel. A gate last esetében a kapuk a gyártás utolsó fázisaiban lesznek implementálva. A gate frist technikailag állandó előnyt jelentene a teljesítmény/fogyasztás arányban, de a felhelyezett tranzisztoroknak ki kell bírni a gyártás többi fázisát is, ami között benne van az is, hogy a cuccot ~1000°C-ra hevítik. Itt jön az a probléma, ami miatt a gate last alkalmazása az alacsonyabb csíkszélességen elkerülhetetlen. Olyankor kell elhelyezni a kapukat, amikor azok már nem lesznek kitéve ilyen extrém hőmérsékletnek. Fel lehet fogni úgy is, hogy a gate last egy kényszermegoldás, hiszen számos nem kívánt tényezője van. Bonyolultabb a gyártása, nehezebb a skálázás, és összességében az implementálás költségesebb, továbbá korlátozott a dizájn kialakítása. Utóbbi probléma a legrosszabb, de a 22/20 nm-es litográfiánál ugyanez a probléma fellép, vagyis ezzel a hátránnyal gate first mellett is meg kellene küzdeni.

  Az Intel gate last megvalósítást használ. Az kérdés, hogy a SOI-t bevetik-e 22 nm-en, mert valószínű, hogy az Intel az FD-SOI-t fogja választani, az pedig sokkal költségesebb, mint a PD-SOI. Időben is csúszna a gyártástechnológia bevezetése, akár egy évet is. Esetleg azt tudom elképzelni, hogy lesz egy SOI-s node is 22 nm-ből.

Új hozzászólás Aktív témák