A TSMC részletezte a jövőre vonatkozó terveit, amelyben a korábban bejelentett technológiák mellett új lehetőségeket is felvázoltak a partnerek számára. Az egyik érdekes fejlesztés az N12e jelölésű node lesz, amely alapvetően az elavultabb 12 nm-es FinFET eljárás modernizálása. A vállalat ezt kifejezetten az 5G-s és IoT megoldásokhoz szánja, és a 22ULL, vagyis a 22 nm-es ultra-low leakage közvetlen utódjának tekinthető.

Az N12e az elődhöz képest 76%-kal jobb tranzisztorsűrűséget, egységnyi fogyasztás mellett 49%-kal jobb teljesítményt, továbbá egységnyi órajelen 55%-kal jobb fogyasztást kínál, emellett az SRAM cellák esetében 50%-kal csökken a szivárgási áram, az áramkörök feszültsége pedig akár 0,4 V is lehet, ami kifejezetten alacsony értéknek számít.

Persze a legtöbbeket a modern node-ok érdekelnek, és a TSMC számára is ezek a legfontosabbak. Az első 5 nm-es EUV node majdnem kész, a tömeggyártás az év vége felé kezdődik meg. Az eddigi adatok rendkívül jók, ugyanis az 5 nm-es eljárás esetében a kihozatal konkrétan jobb, mint amekkora értékkel a 7 nm-es node rendelkezett a kísérleti gyártás szakaszában. A konkrétumokat tekintve az 5 nm-es wafereken a hibaarány négyzetcentiméterenként 0,11, és a cég arra számít, hogy a következő negyedévre ezt 0,1 alá viszik, ami több generációra visszamenőleg is a legjobb kezdésnek számít egy új eljárás bevezetésénél. A bérgyártó minden 5 nm-es lapkát a Fab 18-as üzemében fog készíteni, amely éves szinten egymillió 300 mm-es wafert tud megmunkálni.

(forrás: Anandtech) [+]

Ha egy partner esetleg nem szeretne 5 nm-re váltani, akkor ott a 7 nm half-node-jának készülő 6 nm-es eljárás, amely terv szerint halad, és a következő év elején elindul a kísérleti gyártás. Ez kisebb figyelmet kap, de valójában hasznos újításról van szó, hiszen olcsóbb az 5 nm-nél, illetve a 7 nm-es eljárásról nagyon egyszerűen portolhatók rá a dizájnok. Ha már a half-node-oknál tartunk, akkor az 5 nm is kap egy ilyet, méghozzá a 4 nm személyében. Ennek a kísérleti gyártása a következő év végén kezdődik meg.

A jelenlegi legfontosabb fejlesztés természetesen a 3 nm-es node, amely abból a szempontból érdekes, hogy a korábbi tervekkel ellentétben nem vezeti be a GAAFET-et, így marad a FinFET tranzisztorstruktúra, de a TSMC azt mondja, hogy "innovatív újításokkal" sikerült így is egy teljes node-nyi ugrást elérni. A számok tekintetében ez egységnyi fogyasztás mellett 10-15%-kal jobb teljesítményt jelent az 5 nm-hez viszonyítva, egységnyi sebesség esetében pedig 25-30%-kal javul az energiaigény, eközben a tranzisztorsűrűség 58%-kal lesz jobb. Utóbbi kifejezetten komoly előrelépésnek számít, de nem minden áramköri elemre vonatkozik, mivel az analóg áramkörök csak 10%-kal, míg SRAM cellák sűrűsége 20%-kal javulhat, ami viszonylag alacsonynak számít. A 3 nm-es node kísérleti gyártása jövőre kezdődik meg, a tömeggyártás pedig a 2022-es esztendő második felétől várható.

A gyártástechnológiák mellett a tokozási eljárások tekintetében is újít a cég. Ebből a szempontból eddig is számos alternatíva volt elérhető, gondolva itt a SoIC, az InFO és a CoWoS megoldásokra. Ezek lesznek továbbgondolva, illetve az eltérő igények miatt kategorizálva.

(forrás: Anandtech) [+]

A SoIC továbbra is CoW (chip on wafer) és WoW (wafer-on-wafer) sémákat támogat, így itt főleg az a friss elem, hogy kompatibilis az érkező InFO és CoWoS tokozási eljárásokkal. Mint ismeretes az InFO eddig csak RDL, míg a CoWoS RDL és Si opciókban volt elérhető, de a jövőben mindkettőhöz érkezik az LSI (Local Si Interconnect) technológia. Ezzel nagy sűrűségű összeköttetéssel kapcsolhatók össze a tokozáson lévő lapkák, tulajdonképpen ez a megoldás nagyon hasonló az Intel EMIB-hez.

(forrás: Anandtech) [+]

A vállalat leleplezte még, hogy a CoWoS-S, vagyis a szilícium interposert alkalmazó eljárásuk is új szintre lépett, az egy éve bemutatott gigantikus dizájnjukhoz képest még tovább emelték a tétet. A 2023-ra datált új fejlesztés két méretes lapkát helyez 12 darab HBM2E memória mellé, és ez a konfiguráció egy 3400 mm²-es interposeren feszít. Az előbbi linken látható fejlesztés egyébként jövőre érkezik meg, akkor a gyakorlatban is meg lehet majd tapasztalni, hogy mire képes a CoWoS-S extrém méretekben.

A TSMC egyébként a tokozási technológiáira mostantól 3DFabric gyűjtőnéven utal, ennek leginkább a marketing tekintetében van jelentősége.