Chipletre váltva
Az AMD az RDNA architektúrát már két kör óta nyüstöli, és a rendszer alapjainak megértéséhez érdemes elolvasni az első generációs RDNA-ról írt beszámolónkat, ennek is második, harmadik, negyedik és ötödik oldalát, amelyeken részletesen kifejtjük, hogy az alkalmazott dizájn milyen problémára reflektál. A leírtak igazak az RDNA 2-re is, az új RDNA 3 viszont sok szempontból egy nagyobb frissítésnek számít, és ennek a felépítésébe már jobban belenyúlt a cég, igazodva a változó körülményekhez.
A továbbfejlesztést két cél alapozta meg: a gyártási költségek minimalizálása, illetve az egységnyi tranzisztorra levetített hatékonyság növelése. Ezekre az AMD külön-külön megoldásokat dolgozott ki, megvizsgálva azokat a tényezőket, amelyek az adott cél szempontjából a nehézséget okozzák.
[+]
A gyártási költségek minimalizálása elég nagy kihívásnak számít az iparon belül, de az AMD a Ryzen sorozat esetében már alkalmaz bizonyos megoldásokat a chiplet dizájn által. Nem is volt kérdés, hogy a cég a GPU-k tekintetében is erre megy, sokkal inkább a "hogyan" volt az, ami nem tűnt egyértelműnek. Amíg ugyanis a CPU-knál az IO lapka, illetve a CPU chipletek között kezelhető mennyiségű kommunikáció történik, addig a GPU-k esetében a shader motorok közötti kommunikációt az Infinity Fabric legerősebb verziója sem viselné el. Egyszerűen túl sok adatmozgás történne az egyes chipletek között, hogy ez ne jelentsen limitet.
A CPU-knál alkalmazott particionálás tehát a GPU-knál egyelőre nagyon nem működne, ugyanakkor ez nem jelenti azt, hogy ne lehetne több lapkára építeni. Erre nagyon jó alapot ad a korábbi dizájn nagy fejlesztésének számító Infinity Cache. Ez az előző generációs GPU-kon a belső Infinity Fabric rendszerhez csatlakozik, és innen már adódik az ötlet, hogy itt van lehetőség az olyan jellegű particionálásra, amelynek keretében egy nagy, 5 nm-es node-on készülő GCD, azaz Graphics Compute Die chiplethez csatlakoznának az Infinity Cache-t, illetve a memóriavezérlőt és memóriabuszt tartalmazó 6 nm-es MCD-k, azaz Memory Cache Die chipletek.
[+]
Az RDNA 3-mal az AMD az előző bekezdésben leírt módszerre épít, és a koncepció előnye, hogy a MCD-k részben olyan áramköröket tartalmaznak, amelyek a modernebb gyártástechnológiával nem skálázódnak jól. Például a memóriavezérlő és memóriabusz tipikusan ilyen, noha a gyorsítótár esetében a kisebb csíkszélességnek lenne előnye. Ugyanakkor a vállalat szerint a TSMC 5 nm-es eljárása olyan extrém drága a korábbi 6 nm-es node-hoz viszonyítva, hogy még a gyorsítótár skálázódását is érdemes beáldozni, mert drámai mértékben olcsóbb egy korábbi gyártástechnológián készülő chiplet. Ráadásul az MCD-kbe helyezett áramkörök tipikusan olyanok, amelyeknek nem jelentős a fogyasztása, tehát ebből a szempontból sem hasznos számukra az 5 nm-es opció.
[+]
A fejlesztés során volt azonban egy nem elhanyagolható probléma, ugyanis a GCD és az MCD-k közötti kommunikáció még az alkalmazott particionálással is nagyjából tízszeresen meghaladja a CPU-knál használt IO lapka, valamint annak CPU chipletjei közötti kommunikációs terhelést. Ez persze abból a szempontból jó hírnek számított, hogy az eredeti ötletként felmerült shader motorok közötti chiplet kialakításnál inkább ezerszeres nagyságrendben mérhető előrelépésre lett volna szükség, tehát a tízszeres eltérés leküzdhető akadálynak tűnt. Ezen az AMD úgy lett úrrá, hogy a CPU-knál alkalmazott úgynevezett IFOP linkek sűrűségét a tízszeresére növelték, így pedig már el is érték a szükséges sávszélességet. A megalkotott rendszer összesítve 5,3 TB/s-os adatátviteli teljesítménnyel bír, és ezzel a jelenlegi leggyorsabb fabric interfésznek számít a piacon. Ráadásul rendkívül hatékony is, mivel a működéséhez szükséges energiaigény a teljes GPU fogyasztásának maximum 5%-át teszi csak ki.
Végül az újszerű chipletkialakítással kezelni kellett a késleltetés problémáját. Az AMD célja itt az volt, hogy az előző generációs, Navi 21 kódnevű csúcsmodell alá vigyék ezt az értéket, ami meglehetősen bátor húzásnak tűnt, hiszen a szóban forgó fejlesztés egy monolitikus dizájnnak számít, tehát az Infinity Cache késleltetése szempontjából nagyon optimális, elvégre lapkán belül történik a teljes kommunikáció. Az új kialakítással azonban az AMD kihasználta azt az előnyt, hogy a felújított Infinity Fabric interfész jóval energiatakarékosabb, ezáltal magasabb órajelen is képes működni anélkül, hogy annak nagyon nagy hátránya lenne a fogyasztásra nézve. Emiatt az Infinity Fabric órajelét 43%-kal megemelték. Azért ennyivel, mert ez tűnt a hatékonyság optimális határának, vagyis a további emelés már arányaiban nagyobb fogyasztásnövekedés hozott volna, mint tempóelőnyt. Ilyen paraméterezés mellett az új dizájn nemhogy hozza a korábbi Infinity Cache kialakítás késleltetését, hanem még nagyjából 10%-ot javít is rajta.
A cikk még nem ért véget, kérlek, lapozz!
