A TSMC bejelentette, hogy belépnek a SEMATECH konzorciumba, annak érdekében, hogy több gyártóval közösen fejlesszék a következő generációs lapkákhoz készülő gyártástechnológiákat. A szervezet tagjai között megtalálható a GlobalFoundries, a HP, az IBM, az Intel, a Samsung és az UMC is, azaz lényegében az összes jelentős piaci szereplő.
A TSMC több rivális vállalathoz hasonlóan a 450 mm-es wafereket feldolgozó gyártósorok fejlesztésén dolgozik, ami anyagilag elképesztően költséges, így a SEMATECH konzorciumon belül elsősorban a fejlesztési költségek lefaragására lehet számítani. Emellett a bérgyártó a hivatalos közleményben tudatta, hogy érdeklődnek számos új struktúra után, melyekhez a szervezetbe belépve közelebb kerülhetnek.
Mint ismeretes, a gyártástechnológiákhoz használt csíkszélesség csökkenésével a szivárgó áram kezelése egyre problémásabb. A bulk CMOS waferek mellett planáris tranzisztorokkal ez a jelenség 20 nm alatt gyakorlatilag kezelhetetlenné válik, így valamilyen megoldást kell találni rá. A leghatékonyabb védekezést valamely SOI (szilícium a szigetelőkön) struktúra alkalmazása jelenti, ugyanakkor a SOI waferek ára költséges, és a bulk CMOS waferekhez képest nem is gyártják őket nagy mennyiségben. Szintén probléma, hogy a SOI esetében dönteni kell a PD (Partially Depleted) és FD (Fully Depleted) megvalósításról. A konkurensek közül az AMD-ből kivált GlobalFoundries és az IBM korábban már a PD-SOI mellett tették le a voksukat, amit az egyszerűbb gyárthatósággal és a jobb skálázhatósággal lehet magyarázni, ugyanakkor meg kell küzdeni a lebegőtest effektussal. Itt arról van szó, hogy a félvezető és a szigetelő között töltés keletkezik, amire a dizájn kialakításánál ügyelni kell. Az FD-SOI struktúra ettől a problémától mentes, de a megfelelő gyártástechnológia kialakítása nagyságrendekkel nehezebb. A mérnökök véleménye szerint 14 nm alatt a lebegőtest jelensége szintén kezelhetetlenné válik, amit az is megerősít, hogy a Common Platform vállalatai (GlobalFoundries, IBM, Samsung) a 11 nm-es node mellett áttérnek az Extra Thin SOI alkalmazására, ami lényegében egy FD-SOI struktúra.
A TSMC nem dolgozott még SOI struktúrával, vagyis csupán egy, esetleg két node erejéig nem biztos, hogy kézenfekvő a PD-SOI bevezetése, így érdemesebb rögtön az FD-SOI-ra ugrani, illetve megfontolandó alternatíva az úgynevezett Tri-Gate tranzisztorok alkalmazása, ami mellett éppen az Intel tette le a voksát. A Tri-Gate tranzisztorokhoz ugyanis alkalmazhatóak maradnak a bulk CMOS waferek, ami az anyagiak tekintetében előnyös, továbbá a legyártott waferekben sincs hiány, vagyis a kapacitásprobléma is kizárt. Hátrányos tényező azonban, hogy a Tri-Gate tranzisztorok a SOI struktúrákhoz képest kisebb mértékben csökkentik a szivárgó áram jelenségét.
A TSMC hosszútávú tervei egyelőre nem világosak, így kérdéses, hogy a tajvani bérgyártó milyen módon próbálja majd kezelni a szivárgó áram jelenségét. Mindenesetre a SEMATECH konzorcium technológiáihoz hozzáférve több lehetőségük is akad a 20 nm alatti gyártástechnológiákhoz.
