Új hozzászólás Aktív témák

• #54 Blazs120gl aktív tag Reggie0 #37

  Új Válasz 2018-03-13 14:37:31 #54

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Blazs120gl

  aktív tag

  válasz Reggie0 #37 üzenetére

  "?? Pont a CPU-GPU adataramlas az, ami semmit sem korlatoz."

  Memórián keresztül (Host és Device memory) történik. Amint az egyik oldal kifogy a cache-ből, máris lelassul az adatcsere és korlátoz. Az ASIC-ben ez a két szerep (a GPU pipeline üzemeltetése és a a Host-device memória menedzsmentje) nem különül el, így az egyik oldalon bekövetkező stall nem lassítja az adatcserét.

  (#38) Danex: a cache méret még akkor is releváns, ha nem fér el benne a teljes DAG file (utóbbit nem is állítottam és a GPU sem fér hozzá egészben, hiába fér be a VRAM-ba). Ha csak kétszer akkora, mint egy szokásos CPU cache, már akkor a legtöbb számításra használható időt elrabló eseményt (pl. egy stall) jó esetben felezni lehet vele. A CPU/ASIC nem dolgozik DDR memóriából közvetlenül, így a DDR memória sávszélesség elsősorban ott kritikus ahol egyik memóriából a másikba kell másolni (RAM - VRAM), mert az idő jelentős részét ott bukja el a rendszer, nem a látszólag lassabb DDR3-ságon.
  Ez a probléma pedig csak a CPU-GPU világban (adatcsere) létezik.

  [ Szerkesztve ]

Új hozzászólás Aktív témák