Új hozzászólás Aktív témák

• #11 Duddi aktív tag DraXoN #1

  Új Válasz 2019-02-28 08:54:23 #11

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Duddi

  aktív tag

  válasz DraXoN #1 üzenetére

  Elvileg alacsony órajellel is lehet majd így előrelépni mivel a magok l1 l2 l3 cache jelentősen megnőhet.

  Azzal, hogy a tokozáson belül másik rétegen memóriát tudnak elhelyezni jelentős késleltetés nélkül tenné lehetővé akár hogy gigabite-os méretű L1 cache legyen a procin.

  A processzorok legnagyobb feldolgozást limitáló pontja a memória késleltetés ezért van L1 L2 L3 memória a procin belül, viszont ezek reálisan nem növelhetők az igénynek megfelelően.
  A DDR ramok meg messze vannak és "szörnyen lassúak"
  Nem véletlen hogy a GPU köré odapakolják a memóriákat minél közelebb.

  Szóval elméletben olyan mértékű adatelérés késleltetés csökkentést érhetnek el ezzel, amivel egy drámai IPC növekedés jönne.
  És így egy lassúbb proci is lehet olyan erős mint a mostaniak.

• #14 Duddi aktív tag awexco #13

  Új Válasz 2019-02-28 09:32:35 #14

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Duddi

  aktív tag

  válasz awexco #13 üzenetére

  Igen.

  De ha már csak 1 kocka HBM bekerülne a proci tokozásába szerintem durva eredménye lenne.

• #29 Duddi aktív tag DraXoN #16

  Új Válasz 2019-03-01 08:00:33 #29

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Duddi

  aktív tag

  válasz DraXoN #16 üzenetére

  Az L1 és L2 esetében lehet tényleg rontana de L3 ra jó lehet.
  Amúgy ez nem olyan tokozáson belüli mint a normál HBM memória hogy kell neki kontroller. Ha már +D stack akkor csak annyit kell csinálni (szerintem), hogy a memóriához vezető vezetékeket nemvízszintesen vezetik hanem felfelé indítják el (vagy lefele) Ha azt nézzük hogy a cache mérete egy processzorban majdnem akkora vagy nagyobb mint a magoké akkor az elérési táv még lehet csökkenne is ha nem oldal irányban kéne menni.
  De ez csak tipp a részemről, nem tervezek ilyesmiket.

  Amúgy a cache nem fallback üzemmódban működik ?
  L1 ben van amit most használt
  L2 az L1 tartalma és méretéből adódóan pár "régebbi" utasítás
  L3 az L2 tartalma és még régebbi adatok.

  Amikor valami bekerül az L1 be az bekerül a az L2 és L3 tetejére is és ha már nics bennük hely a bennük lévő legrégebbi adat kiesik.

  A proci meg ha kell neki valami először az L1 majd L2 L3 mat nézi meg és ha nincs akkor megy a memóriához.

  Tudom mit mondasz az "a modern cpu-k előre dolgoznak" résszel de nem tudom hogy az hogy működik.
  A branch predictionnak lehet nincs is köze a cache hez.

Új hozzászólás Aktív témák