2. Fórumok
  3. PC, mini PC, barebone, szerver
  4. Szövetkezik az IBM és a Xilinx
Keresés

Hirdetés

Új hozzászólás Aktív témák

  • #11 Reggie0 félisten #06658560 #8
    Új Válasz #11
    Új hozzászólás
    Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra
    Privát üzenet küldése

    Reggie0

    félisten

    válasz #06658560 #8 üzenetére

    Pontosan. Ahhoz, hogy OpenCL kodot irjon, nem kell ismernie a HDL nyelvet es az FPGA sajatossagait, csak a koztes reteg sajatossagait, azaz azok a komplett es kesz modulok amiket a fordito lepakol es osszekot. Tehat mondjuk felosztjak az fpgat 128x128 negyzetre es mindegyikbe be tud pakolni a fordito egy alut, logikat, fpu-t barmi hulyeseget. Igy a programozonak nem kell ismernie az osszeadas/szorzas RTL szintu tervezest, sem egy szorzo vagy osszeado aramkor HDL szintu optimalizalasnak rejtelmeit.(De emlithetnem a pipeline, kommunikacios busz, stb.-t is.)
    Arrol mar nem is beszelve, hogy egy komplexebb HDL dizajn forditasa olyan 6-48 ora, ami a jelenlegi programozoi gyarkolattal(fordit->tesztel->fordit->tesztel) kisse sok idot igenyelne.

    [ Szerkesztve ]

Új hozzászólás Aktív témák