2. Fórumok
  3. Processzorok, tuning
  4. Debütált a 2.30 és 2.40 GHz-es Celeron
  5. (téma lezárva)
Keresés

Hirdetés

Aktív témák

  • #7 hobizoli nagyúr Szőrös  #6
    #7
    Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra
    Privát üzenet küldése

    hobizoli

    nagyúr

    válasz Szőrös  #6 üzenetére

    De. De 256Kb-l mar egyenlo lett volna egy Willematte P4-l.

    hobizoli

    több drón kell ;P

  • #15 hobizoli nagyúr J.J. András #8
    #15
    Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra
    Privát üzenet küldése

    hobizoli

    nagyúr

    válasz J.J. András #8 üzenetére

    Coppermine P3 / Celeron 2

    ''External Bus Speed
    66 MHz (0.18 µm Celeron FC-PGA up to 766E MHz)
    100 MHz
    133 MHz (aka B)''

    ''Processor Caches
    Level 1
    Code 16 KB, 4-Way, 32 Byte/Line, SI,
    Fetch Port, Internal and External
    Snoop Port (for SMC/XMC), LRU

    Data 16 KB, 4-Way, 32 Byte/Line, MESI,
    Non-blocking, Dual-ported, Snoop Port,
    Write Allocate, 8 Banks, LRU

    Level 2
    Pentium III (0.25 µm) Unified, 512 KB, 4-Way, 32 Byte/Line,
    Non-blocking, 512 MB or 4 GB cacheable,
    TagRAM plus 2x 64kx32 (0.25 µm)

    Xeon (0.25 µm) Unified, 512 KB..2 MB, 4-Way, 32 Byte/Line,
    Non-blocking, 64 GB cacheable,
    222 mm² (4M, 0.35 µm, CMOS), LGA,
    ??? Transistors for each 512 KB/Chip

    Celeron (0.18 µm) Unified, 128 KB, 4-Way, 32 Byte/Line, MESI
    Non-blocking, 64 GB cacheable, LRU

    Pentium III (0.18 µm) Unified, 256 KB, 8-Way, 32 Byte/Line, MESI
    Non-blocking, 64 GB cacheable, LRU

    Xeon (0.18 µm) Unified, 256 KB, 8-Way, 32 Byte/Line, MESI
    Non-blocking, 64 GB cacheable, LRU

    Xeon (0.18 µm) A Unified, 1 or 2 MB, 8-Way, 32 Byte/Line, MESI
    Non-blocking, 64 GB cacheable, LRU

    Celeron (0.13 µm) Unified, 256 KB, 8-Way, 32 Byte/Line, MESI
    Non-blocking, 64 GB cacheable, LRU

    Pentium III (0.13 µm) Unified, 512 KB, 8-Way, 32 Byte/Line, MESI
    Non-blocking, 64 GB cacheable, LRU''



    Pentium 4

    ''External Bus Speed
    100 MHz Quad-Pumped
    133 MHz Quad-Pumped (aka B)''

    ''Processor Caches
    Level 1
    Code 12 K µOP Trace Cache, 8-Way, 6 µOPs/Line,
    microcode is inserted both into and after TC,
    the built traces span accross taken branches,
    SMC on 4 KB granularity flushes the entire TC

    Data 8 KB, 4-Way, 64 Byte/Line, MESI,
    1 Line/Sector, Write-Through, Pseudo-LRU,
    Non-blocking (up to 4 Load Misses),
    Virtually Addressed, Physically Tagged,
    Dual-ported (1 Load and 1 Store),
    2/6 Cycle Latency (Integer/FP),
    16 Byte Path to FP Unit for Loads


    Level 2
    Unified (0.18 µm) Celeron 128 KB, 4-Way, 64 Byte/Line, MESI,
    2 Lines/Sector, Exclusive, Pseudo-LRU,
    Non-blocking, 64 GB cacheable,
    7/7 Cycle Latency (Integer/FP),
    256 Bit Bus, Data on every Cycle

    Unified (0.18 µm) non-Celeron 256 KB, 8-Way, 64 Byte/Line, MESI,
    2 Lines/Sector, Exclusive, Pseudo-LRU,
    Non-blocking, 64 GB cacheable,
    7/7 Cycle Latency (Integer/FP),
    256 Bit Bus, Data on every Cycle

    Unified (0.13 µm) Celeron 128 KB, 2-Way, 64 Byte/Line, MESI,
    2 Lines/Sector, Exclusive, Pseudo-LRU,
    Non-blocking, 64 GB cacheable,
    7/7 Cycle Latency (Integer/FP),
    256 Bit Bus, Data on every Cycle

    Unified (0.13 µm) mobile Celeron 256 KB, 4-Way, 64 Byte/Line, MESI,
    2 Lines/Sector, Exclusive, Pseudo-LRU,
    Non-blocking, 64 GB cacheable,
    7/7 Cycle Latency (Integer/FP),
    256 Bit Bus, Data on every Cycle

    Unified (0.13 µm) non-Celeron 512 KB, 8-Way, 64 Byte/Line, MESI,
    2 Lines/Sector, Exclusive, Pseudo-LRU,
    Non-blocking, 64 GB cacheable,
    7/7 Cycle Latency (Integer/FP),
    256 Bit Bus, Data on every Cycle

    Level 3 (selected parts) Unified (0.18 µm) 512 KB, 4-Way, 64 Byte/Line
    1024 KB, 8-Way, 64 Byte/Line''


    AMD K7

    ''External Bus Speed
    100 MHz Double-Data Rate
    133 MHz Double-Data Rate (aka B)
    166 MHz Double-Data Rate (aka C)
    DEC Alpha EV6 Protocol,
    up to 24 Outstanding Transactions per Processor''

    ''Processor Caches
    Level 1
    Code 64 KB, 2-Way, 64 Byte/Line, SI, LRU,
    3 Pre-decode Bits/Byte (adds 24 KB)

    Data 64 KB, 2-Way, 64 Byte/Line, MOESI, LRU,
    Dual-ported, Write-Allocate, Multi-banked

    Level 2
    Unified (Models 1/2)
    On-Cartridge 512 KB..8 MB, 64 Byte/Line, Inclusive
    On-Die Tags for 512 KB
    2-Way (512 KB, 1 MB, or 2 MB)
    Direct-Mapped (4 MB and larger)

    Unified (Model 3/7)
    On-Die 64 KB, 16-Way, 64 Byte/Line, Exclusive

    Unified (Model 4/6/8)
    On-Die 256 KB, 16-Way, 64 Byte/Line, Exclusive

    Unified (Model 10)
    On-Die 512 KB, 16-Way, 64 Byte/Line, Exclusive''

    :DD


    hobizoli

    több drón kell ;P

  • #20 hobizoli nagyúr J.J. András #19
    #20
    Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra
    Privát üzenet küldése

    hobizoli

    nagyúr

    válasz J.J. András #19 üzenetére

    :DD

    Nincs mit :DD.

    [L]http://www.sandpile.org[/L]

    Innen van mindez (CTRLl-C, CTRL-V).

    :DD


    hobizoli

    több drón kell ;P

Aktív témák