Hirdetés

Teszteli a TSMC a SoC mellé tokozott DRAM-ot

Hirdetés

Manapság egyre többet lehet hallani arról, hogy az integráció következő lépcsőfoka a memória közelebb kerüljön a processzorhoz vagy SoC-hoz, így a TSMC is megkezdte az aktív kísérletezést a különböző stacking technikákkal. A CoWoS (Chip on Wafer on Substrate) nevű megoldás nem készült el, hiszen még a tape-out fázisnál tartanak, de csak idő kérdése, hogy legyen teszttermék. A rendszer a JEDEC Solid State Technology Association wide I/O mobil DRAM interfészére épül, a DRAM lapkát pedig a Hynix biztosítja.

A TSMC a Cadence partnerségében dolgozik a CoWoS dizájnon, melynek alapvető célja, hogy a bérgyártó megkönnyítse a partnereknek a DRAM stacking technikák bevetését. A Cadence dizájn IP-je (szellemi tulajdon) 100 Gbps-os tempót kínál a szabványos wide I/O interfészen keresztül, mindezt rendkívül alacsony fogyasztás mellett. A dizájn automatizáláshoz a fejlesztőeszközöket a Cadence és a Mentor Graphics biztosítja.

Arról egyelőre nincs adat, hogy mikor érkezik az első CoWoS dizájnra épülő tényleges termék, de a fejlesztés láthatóan jól halad, így jövőre, vagy esetleg 2014-ben már elképzelhető, hogy láthatunk efféle megoldást valamelyik cégtől.

Hirdetés

  • Kapcsolódó cégek:
  • TSMC

Azóta történt

Előzmények

Hirdetés